비하인드 인포메이션

이번에는 Dram의 GATE형성과정입니다. Gate Poly Oxide 공정은 DRAM 트랜지스터의 게이트 구조를 형성하는 핵심 공정입니다. 게이트 산화막 형성, 폴리실리콘 증착, 포토리소그래피, 에칭, 어닐링 등 일련의 공정을 통해 고성능의 게이트 전극이 만들어집니다. Gate Poly Oxidation 공정은 반도체 제조에서 중요한 단계로, 폴리실리콘 게이트 위에 얇은 산화막을 형성하는 과정을 말합니다. 이 산화막은 게이트 전극의 절연 및 보호 기능을 제공하고, 나중에 형성되는 Metal Gate 및 Dielectric Layer와의 계면 특성을 향상시키는 역할을 합니다.Gate Hump 처리 공정은 트랜지스터 게이트의 물리적 또는 전기적 특성에서 발생할 수 있는 불균일성이나 결함을 보정하기 위한 기..

DRAM에서 Dual Gate Oxide Scheme은 반도체 소자의 게이트 산화막 두께를 두 가지로 나누어 설계하는 방법을 말합니다. 이 방식은 DRAM 소자의 성능을 최적화하고, 고속 동작과 신뢰성을 동시에 확보하기 위해 사용됩니다.Dual Gate Oxide Scheme의 개념두 가지 다른 두께의 게이트 산화막 사용:DRAM 소자의 트랜지스터에서 게이트 산화막의 두께를 두 가지로 구분하여 설계합니다. 일반적으로 얇은 산화막과 두꺼운 산화막을 사용하게 됩니다.얇은 산화막:얇은 산화막은 **접속 트랜지스터(access transistor)**와 같이 고속 동작이 요구되는 소자에 사용됩니다. 얇은 산화막은 게이트 전압에 더 민감하게 반응하여 전자 이동 속도가 빨라지고, 이로 인해 전류 구동 능력이 향상되..

반도체 Dram의 이야기를 위한 글을 시작하려고 한다. 먼저 반도체 Dram의 첫 시작은 Isolation이다.반도체에서 isolation은 트랜지스터와 같은 소자들 사이를 전기적으로 절연시키는 것을 의미합니다. 이는 소자 간의 전류 흐름을 방지하고, 의도하지 않은 회로 구성을 막기 위해 필요합니다. 일반적으로 유전체(dielectrics), 주로 산화물(oxide)을 사용하여 절연을 합니다. Isolation 방법에는 대표적으로 STI(Shallow Trench Isolation)가 있습니다. 즉 반도체 칩 내부에는 수많은 소자(트랜지스터, 다이오드, 저항 등)가 매우 좁은 공간에 밀집되어 있습니다. 이러한 소자들은 각자 독립적으로 작동해야 하며, 전기적으로 간섭 없이 자신만의 기능을 수행해야 합니다...

대만 TSMC는 반도체업계의 Leading업체로 이 회사의 로드맵과 방향을 통해 미래반도체 기술발전에 대한 통찰력을 가질수 있습니다.  TSMC 2024 북미 기술 심포지엄에서 반도체 기술의 여러 획기적인 발전이 발표되었는데 이 내용에 대해 소개를 합니다.  TSMC의 기술 로드맵을 분석하면 반도체 산업의 미래 동향과 주요 기술 트렌드를 예측할 수 있습니다. 특히 TSMC는 업계 선도적인 위치를 차지하고 있어, 그들의 로드맵은 기술 발전의 방향성을 잘 보여줍니다. 이를 통해 다음과 같은 예측을 할 수 있습니다:TSMC의 로드맵은 반도체 기술이 더욱 고도화되고, 다양한 응용 분야에서의 수요를 충족시키기 위해 지속적으로 발전할 것임을 시사합니다. 미세 공정의 지속적인 발전, 3D 집적 및 고급 패키징 기술의..

반도체칩디자이 축소되면서 단일 디지털 나노미터 영역에 접근하고 있으며, 이로 인해 공정 제어를 위한 Critical Dimension (CD) 측정이 점점 더 어려워지고 있습니다. 현재 인라인 공정 모니터링에서 사용되는 두 가지 주요 CD 측정 방법은 CD-SEM과 OCD이며, CD-SEM이 여전히 주도적인 역할을 하고 있습니다. OCD는 CD, 패턴 프로파일 및 기타 물질 특성에 대한 정보를 제공할 수 있지만, 회절 격자(Grating) 동작이 필요하고 면적 평균을 보고하기 때문에 CD-SEM의 보완적인 역할을 합니다. 우리는 전자빔(e-beam) 용량이 포토레지스트(PR) 축소를 유발한다는 것을 알고 있으며, 이는 CD-SEM 레시피를 최적화하는 데 어려움을 추가합니다. 또한, 더 작은 CD 차원에서..

Applied Materials의 에처 홍보 자료인 Centris Sym3 Y Magnum은 EUV 패터닝에서 20% 향상된 CDU(치수 균일성), 더 나은 확률적 성능, 매몰된 워드 라인 식각에서 2배 향상된 선택성, 그리고 DRAM 공정에서 SAXP용 Pioneer 하드마스크 필름에서 25% 향상된 LWR(선폭 거칠기)을 보여주고 있습니다. Sym3는 식각 공정 중에 미세한 각도의 이온과 더 나은 이온-라디칼 비율 제어를 제공하여 PR(포토레지스트) 형상을 개선하고 대칭적으로 유지할 수 있으며, 이는 피치 워킹 및 CD(치수) 불균형을 개선할 수 있습니다. 매우 흥미롭고 유익한 자료입니다.  * 출처: 어플라이드머트리얼

하이 NA EUV(High Numerical Aperture Extreme Ultraviolet) 리소그래피, 특히 얇은 포토레지스트(PR)에 대한 측정기술(metrology)과 결함 관리(defectivity)의 진전은 2025년경에 예상되는 하이 NA EUV 시대로의 전환에 있어 중요한 이정표입니다. 2022년 EUV 리소그래피(EUVL) 워크숍에서 인텔의 발표는 이러한 전환이 실현 가능하다는 것을 뒷받침하는 중요한 발전을 보여주었습니다.  주요 내용:포토레지스트 두께와 도전 과제:하이 NA EUV 리소그래피는 수치 개구(Numerical Aperture)가 증가하여 더 미세한 피처 해상도를 가능하게 하지만, 포토레지스트 두께에 있어서 새로운 과제를 수반합니다. 포토레지스트 두께가 20 nm 이하로 ..

삼성의 AI용 AVP 솔루션을 살펴보면, 점점 더 많은 칩(칩렛)이 3D 또는 소위 3.5D 형태로 패키징되고, 오프칩 캐시 메모리가 내장되는 것을 볼 수 있습니다. 더 많은 컴퓨팅 파워가 작은 폼 팩터 "모듈"에 집적될수록 열 방출 및 관리가 어려워지는 것은 불가피합니다. 또한, 프로빙 없이 양품 다이를 확보하고 결함 없이 칩을 결합하여 높은 패키징 수율을 달성하는 것이 어려워집니다. 고가의 첨단 칩을 사용하기 때문에 패키징 공정에서 발생하는 결함 비용은 매우 높을 것으로 예상됩니다. 그렇다면 마이크로미터(um), 서브-마이크로미터, 심지어 10나노미터(nm) 수준의 디자인 규칙에서 묻힌 공정을 모니터링하기 위한 효과적인 3D 측정 기술은 무엇일까요? 결함 분석을 위한 결함 위치를 어떻게 식별할 수 있..

구리 디싱(Copper dishing)과 SiO2 침식(SiO2 erosion)은 바람직하지 않습니다. 이는 구리 라인의 최종 두께를 줄이고, 표면의 평탄도를 저하시켜 여러 금속 레벨을 추가할 때 복잡성을 초래하기 때문입니다. 현재 정의를 찾고 있다면 조금 기다려야 할 수도 있습니다. 지금은 아래 그림을 통해 이 두 가지 현상의 시각적 정의를 도울 수 있습니다.구리 디싱(Copper Dishing)정의: 구리 디싱은 화학 기계적 연마(CMP) 과정 중 구리의 과도한 제거로 인해 금속 라인이 움푹 들어가는 현상입니다.영향: 디싱은 구리 라인의 두께를 줄이고, 금속 표면의 평탄도를 손상시켜 다층 금속 배선 공정에서 문제를 일으킬 수 있습니다.SiO2 침식(SiO2 Erosion)정의: SiO2 침식은 화학 ..

아래 Paper는 high NA EUV 리소그래피에서 포커스 윈도우 제어가 점점 더 어려워지고 있으며, 전문가들은 광학적 방법(레벨링, 회절 기반 포커스)으로 포커스 제어를 고려하고 있으며, 피드백-피드포워드 고급 공정 제어에서 온-프로덕트 피처를 사용한 전자빔 기반 포커스 제어를 추가할 가능성도 있다고 언급하고 있습니다. 포토레지스트(PR) 두께가 약 20nm 이하로 감소함에 따라 SEM 기반의 정밀한 CD(임계 치수)와 위치 오류 계측이 어려워질 것입니다. 현재 Hitachi와 AMAT는 많은 하드웨어 개선을 도입하고 있습니다. High NA EUV 패터닝 시대를 맞이하여 이러한 기술들이 중요해질 것입니다.